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10G TCP/IP 協(xié)議棧 FPGA IP Core 核 萬兆以太網(wǎng)絡加速 AXI4-Stream MAC+PCS/PMA

  • 產(chǎn)品型號

    10G TCP/IP
  • 產(chǎn)地

    上海

產(chǎn)品推薦


10G 萬兆以太網(wǎng) TCP/IP 協(xié)議棧 FPGA IP Core

基于 AMD/Xilinx 10G 以太網(wǎng) MAC IP 開發(fā),MTU 支持高達 9000Bytes 數(shù)據(jù)傳輸,標準 AXI4-Stream 接口,支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Zynq 7030/7035/7045/7100, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale, Virtex 7, Kintex 7系列 FPGA 器件。10G 萬兆以太網(wǎng)以其高帶寬和低延遲的特點,能夠確保數(shù)據(jù)的快速傳輸和實時處理,而 TCP 協(xié)議棧更是提高了數(shù)據(jù)傳輸?shù)男屎蜏蚀_性。

為您提供了快速可靠、更低成本和更高性能的解決方案,顯著縮短上市時間,適用于高帶寬、低延遲和高速數(shù)據(jù)傳輸?shù)膱鼍埃鐢?shù)據(jù)中心、科研實驗、工業(yè)自動化、醫(yī)療、測試與測量、4K/8K 高清視頻傳輸、電信等領(lǐng)域。

  • · IEEE802.3 標準

    符合 IEEE802.3 標準的 ARP、IPV4、ICMP、TCP 協(xié)議棧

  • · 快速準確數(shù)據(jù)傳輸

    支持 TCP/IP 校驗和處理,支持 2 TCP 連接

  • · AXI4 Stream

    用戶接口和 Ethernet MAC+PCS/PMA IP 接口為標準 AXI4-Stream 接口

  • · 8Bytes 對齊處理

    TCP/IP 協(xié)議棧 IP core 內(nèi)部數(shù)據(jù)為 8 Bytes 對齊處理

  • · 至高 9000Bytes 數(shù)據(jù)傳輸

    MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸

  • · 高帶寬、低延遲

    數(shù)據(jù)總線寬度 64bit,156.25MHz 時鐘

  • · Verilog

    Verilog 代碼解決方案

  • · Vivado 2020.1

    開發(fā)工具

    功能特點

    • ? 根據(jù) OSI 分層模型實現(xiàn)符合 IEEE802.3 標準的 ARP、IPV4、ICMP、TCP 協(xié)議棧

    • ? 支持 ARP,用于獲取或發(fā)送 MAC 地址

    • ? 支持 ICMP,用于響應 Ping 命令

    • ? 作為 TCP server,響應 client 的建聯(lián)請求、斷聯(lián)請求,也可主動發(fā)起斷聯(lián)請求

    • ? ARP 報文應答支持所有來查詢的應答,只維護 1 個業(yè)務所用的 ARP 表

    • ? ARP 表未建立時,不響應建聯(lián)請求

    • ? ARP 表已建立時,接受到配置的 TCP 監(jiān)聽請求后才會響應建聯(lián)請求

    • ? 10Gbps 以太網(wǎng)連接,支持 TCP/IP 校驗和處理,CRC 由 MAC IP 計算產(chǎn)生

    • ? 基于 AMD/Xilinx 10G MAC IP 開發(fā),MTU 支持 9000Bytes ~ 64Bytes 數(shù)據(jù)傳輸

    • ? TCP 數(shù)據(jù)報文的發(fā)送、接收、應答及心跳包的維護

    • ? TCP 傳輸中保序、重傳、確認、快重傳

    • ? TCP 傳輸中基于接收和發(fā)送窗口的流量控制

    • ? TCP 建聯(lián)后,接收到客戶端RST報文時,直接斷開連接

    • ? 最多支持 2 TCP 連接

    • ? 用戶接口為 AXI4 stream 接口,協(xié)議棧利用以太網(wǎng) MAC IP 產(chǎn)生的時鐘 156.25MHz,10Gbps 數(shù)據(jù)總線寬度 64bit

    • ? TCP/IP 協(xié)議棧 IP core 內(nèi)部數(shù)據(jù)為 8 Bytes 對齊處理

    10G以太網(wǎng)MAC-TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI1.jpg

    應用結(jié)構(gòu)示例圖

    10G TCP/IP 協(xié)議棧 FPGA IP Core 與用戶接口、Ethernet MAC+PCS/PMA IP 接口均為標準的 AXI4-Stream 接口,其中 Ethernet MAC+PCS/PMA 可以是任何第三方 IP,在提供的設計實例中,使用的是 AMD/Xilinx 10G/25G Ethernet Subsystem IP

    10G 萬兆以太網(wǎng)MAC 網(wǎng)絡加速 TCP FPGA IP Core 核 庫 AXI.png
    TCP/IP 協(xié)議棧 IP Core 集成在系統(tǒng)設計中的位置

    開發(fā)環(huán)境

    設計語言

    Verilog

    開發(fā)工具

    Vivado 2020.1

    支持器件

    AMD Kintex 7/Virtex 7 系列
    AMD Virtex Ultrascale/Kintex UltraScale 系列
    AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
    AMD Zynq 7000 SoC 系列 7030/7035/7045/7100
    AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列

    IP 資源消耗表

    IP 資源消耗評估采用 AMD Kintex UltraScale XCKU040 系列 FPGA 開發(fā)板,提供了一個功能齊全的設計平臺,用于構(gòu)建以通信為中心的以太網(wǎng)應用。Kintex UltraScale XCKU040 系列 FPGA 開發(fā)板提供了一個帶有參考設計的開箱即用型硬件平臺,可縮短開發(fā)時間,讓您專注于目標應用。

    器件系列

    Kintex UltraScale

    芯片型號

    XCKU040-FFVA1156-2-i

    頻率 (MHz)

    156.25

    CLB Regs

    9689

    CLB LUTs

    9853

    CLB

    1989

    BRAM Tile

    82

    Design Tools

    Vivado 2020.1

    注:IP 實際邏輯資源消耗受實例化中其他邏輯資源消耗影響

    應用領(lǐng)域

    10G TCP/IP 協(xié)議棧 FPGA IP Core 主要適用于需要高帶寬、低延遲和高速數(shù)據(jù)傳輸?shù)膱鼍埃鐢?shù)據(jù)中心、科研實驗、工業(yè)自動化、醫(yī)療、測試與測量、4K/8K 高清視頻傳輸、電信等領(lǐng)域。

    數(shù)據(jù)中心網(wǎng)絡加速以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg

    數(shù)據(jù)中心網(wǎng)絡計算加速

    云存儲技術(shù)加速以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg

    云計算存儲

    工業(yè)自動化-FPGA-IP-Core-核-庫-AXI.jpg

    工業(yè)自動化

    遠程醫(yī)療診斷-FPGA-IP-Core-核-庫-AXI.jpg

    醫(yī)療診斷

    萬兆以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg

    物聯(lián)網(wǎng)

    網(wǎng)絡通信以太網(wǎng)MAC-UDP_TCP_IP協(xié)議棧FPGA-IP-Core-核-庫-AXI.jpg

    網(wǎng)絡通信


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